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化学气相沉积和外延设备

      化学气相沉积(CVD)是通过混合化学气体并发生化学反应,从而在衬底表面沉积薄膜的一种工艺,用于沉积的材料包括金属材料(W、TIN、Co)、介电材料(SiO2、 Si,N,、 掺磷二氧化硅、掺硼磷二氧化硅)和半导体材料(多晶硅、无晶硅)等。


      GVD反应的主要过程为,反应前驱物(Precursor) 通过载气的牵引,从反应腔人口区域流动到工艺腔室中;在工艺腔室中,反应前驱物发生化学反应或分解,形成激化态的前驱物;激化态的前驱物扩散到衬底表面,吸附于表面并与衬底表面的成核中心(Nucleation Site)结合,在衬底表面发生化学反应,进而完成薄膜的生长。吸附在衬底表面的反应前驱物通常会发生表面迁移现象(Surface Migration)。表面迁移现象的存在,使得CVD工艺通常具有较好的台阶覆盖率。未反应的反应物及副产物(表面化学反应生成)会随着气流流动到反应腔出口并排出。

化学气相沉积设备

      按照激化反应前驱物方式的不同,CVD 可以分为热化学气相沉积(ThermalCVD)、等离子体增强化学气相沉积(PECVD)、光化学气相沉积(PhotonCVD)、激光化学气相沉积(Laser Enhanced CVD)、电子回旋共振等离子化学气相沉积(ECR-CVD)和金属有机气相沉积(MOCVD)等。


      热化学气相沉积又可以分为常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD) 及金属化学气相沉积(MCVD)等。


      原子层沉积(Atomic Layer Deposition, ALD)是一一种近年来得到快速发展的薄膜沉积技术。与CVD连续生长的反应机理不同,ALD 通过周期性地在反应腔室中通人反应前驱物,形成周期性的薄膜沉积。ALD 每个周期中生长的薄膜厚度是一定的,所以可以有非常精准的膜厚控制及非常优越的台阶覆盖率。


      根据反应机理的不同,ALD又可以分为热原子层沉积和等离子体增强原子层沉积(Plasma Ehanced ALD, PEALD)。随着器件集成技术的提升,ALD在器件工艺中的应用也将越来越广泛。外延是一种在晶片等单晶衬底上按照衬底晶向生长单晶薄膜的工艺过程。根据外延生长材料的不同,外延可以分为同质外延和异质外延。同质外延是指生长的外延层和衬底是同一种材料,异质外延是指外延生长的薄膜材料与衬底材料不同,如Sos技术( 在蓝宝石或尖晶石上生长硅)。根据外延生长技术的不同外,可以分放期种物理外运技术。


      在物现外延技术中,反成源通分为物的固态源,通过加热蒸发成气态,输送到村底表面完成外延生长,整个过程中反应源不发生化学反应。化学外延技术是指在外延延工艺中,反应前驱物通过发生化限化学反应,进而实现外延单晶薄膜层的生长。化学外延可分为3种类型,即气相外延( Vapor Phase Epitaxy,VPE)、液相外延( Liquid Phase Epitaxy, LPE)和固相外延(Soid Phase Eiay,SPE)。气相外延具有良好的膜层厚度控制能力,较低的杂质浓度和较高的晶体完整性,在硅工艺中被广泛采用。广义而言,化学外延可以归为CVD中的一种。在CMOS半导体集成电路工艺中,绝缘介质的一个主要应用是用于制备MOS器件的栅介质层。在45nm以上的CMOS工艺中,SiO,被用来作为CMOS栅介质材料。随着CMOS器件的不断缩小,在45nm以下的技术代中,为了有效抑制短沟道效应,提高栅电极电容并降低栅泄漏电流,高介电材料(Highk) 被引人替代传统的SiO,材料。目前,以元素铪(Hf)的氧化物为基础的高介电材料为首选材料。


      高介电材料的制备工艺通常是由ALD设备实现的。绝缘材料的另一个主要应用是空隙及沟槽的填充,以形成器件隔离。随着集成电路的发展,填充材料及制备工艺也不断革新。从大于0. 8μm技术代的PECVD,历经90nm的高密度等离子体( High Density Plasma, HDP) 化学气相沉积及65nm的高深宽比工艺( High Aspect Ratio Process, HARP),到10m以下技术代中可能采用流体式化学气相沉积( Flowable CVD, FCVD), 实现自底向上(Bottom-Up) 的填充,达到致密且无碳的介电薄膜生长。在后道金属互连领域,介电薄膜也从原始的SiO2发展到可降低RC延迟的介电常数更低的低介电常数(Low-k) 绝缘材料(k≤3.2) 及超低介电常数材料(k≤2. 5)。


      在CMOS工艺中,多晶硅等半导体材料通常用于制备栅电极。在90m以上技术代中,多晶硅通常用LPCVD设备来制备。在90nm至65mm的技术代中,快速热化学气相沉积(Rapid Themal CVD, RTCVD) 设备被研发采用,以提高栅叠层的工艺整合性。到了45m及以下的工艺技术代,由于栅介质采用高介电材料,采用金属栅电极取代多晶硅,因此避免了费米能级钉扎效应(Femi Laved Pining)及硅栅耗尽效应(Poly Depletion Efet,t DE)。


      金属栅电极通常也是用ALD设备制备的。在CMOS 65nm技术代以下,源漏区的局部应力工艺可以提升晶体管速度。这个技术是通过在PMOS品体管的源漏区嵌人皆硅(SiSiGe)应变外延层实现的。由于S跟SiCe晶格常数失配,在PMOS器件源/漏区采用外延技术引人SiCe 外延层时,会对器件沟道区域产生压应力,从而可以提升空穴的迁移率。这就使得PMOS在保持器件尺寸不变的情况下,其饱和电流得到增大,从而提高器件的响应速度。


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